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1  Other / CPU/GPU Bitcoin mining hardware / Re: Ufasoft Miner Thread - SSE2/OpenCL/AMD CAL/CUDA for Windows, v0.20 (2011-August) on: September 19, 2011, 07:42:29 PM
I encountered an Problem with Ufasoft and PoolServerJ.
It seems PoolServerJ only accept lowercase Results and Ufasoft sends it uppercase...

However, till this behavior is fixed in PoolServerJ, I´ve got a little fix for Ufasoft:

In bitcoin-client.cpp:

At BitcoinMiner::SubmitResult insert
Code:
arg.MakeLower();
right before
Code:
String r = wc.UploadString(GetCurrentUrl(), arg);

If you want the displayed result also in lowercase, insert
Code:
shash.MakeLower();
before
Code:
TRACE_BITCOIN(cout << (isatty(fileno(stdout)) ? "\r" : "") << DateTime::Now() << " Result: " << shash << (r ? " accepted" : " rejected") << endl);


Since the conversion is only performed when an result is already local tested it should not affect the performance at all.
2  Other / Beginners & Help / Re: Whitelist Requests (Want out of here?) on: September 19, 2011, 02:12:46 PM
I want to be Whitelisted please.

Got an fix for the Ufasoft miner rejects by PoolServerJ an want to post it.
3  Local / Mining (Deutsch) / Re: FPGA-Mining on: August 31, 2011, 06:03:58 PM
Hi,

ich hab vor ein paar Tagen mal den Open-Source-FPGA-Bitcoin-Miner auf Spartan 3E und 3A sowie Virtex5 synthetisiert:

Im XC3S500E bekommt man nur das vollsequentielle Design -> DEPTH := 1 und bei max 50MHz gehen so grade mal 1,5625 MHash/s
Laut Synthese sollten hier maximal 65MHz gehen.

In den XC3S700A hab ich es durch rumspielen an den Design Goals geschafft ein minimal Pipelined Design -> DEPTH := 2 reinzuquetschen (97% Slice use), trotzdem gibt es bei 50MHz nur 3,125 MHash/s. Die Synthese dauerte etwa 3h und sagte das hier nur 51 MHz drin wären. Ein Versuch das Ding mit 100MHz zu Takten funktionierte wie zu erwarten nicht.

Am Ende hab ich das Design mit DEPTH := 3 und 100MHz in einen XC5VLX50T geschoben was dann 12,5 MHash/s brachte. Versuche irgendwie ein DEPTH := 4 Design in das Ding zu bekommen schlugen fehl (109% Slice use).


Zusammenfassend kann man sagen das die 3er Spartaner nicht sinnvoll benutzt werden können.
Bleiben also Spartan 6 sowie Virtex 5/6; hier sollte man allerdings darauf achten das möglichst viele Logik-Elemente vorhanden sind, wenn schon dann ein komplett paralleles Design.

Die Generierungszeiten hängen immer davon ab wie Aufwändig das Design ist und wie lange place&route optimieren muss um die Laufzeiten einzuhalten.

Ein FPGA ohne PC/µC fürs Mining zu verwenden ist utopisch, ein einfacher TCP/IP-Stack belegt schon mehr als einen halben Spartan 3...

---
Verwendete Boards:
Spartan 3E Starter Kit
Spartan 3A Starter Kit
Virtex-5 ML505 Eval Board
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