Все правильно для  запуска только ядра SHA 256 надо 28 к ЛЯ )))
в битке их два + простой RS232 )))

идея в том что бы разделить модули ( 8 штук ) на разные физ FPGA (желательно дешевые)
+ поднятие частоты

Результат один для куска SHA256 а их там 8 штук (DIGESTER)
требуется около 3500 ЛЯ
Spartan-6 LX9 или LX9  как раз подходит )))
остается их только собрать как то вместе )))

rf6jC5CoFZJ3Bga2NxLw8YSTUFWfyx7Vm1

Исходник на чем написан ?

а вообще в чем проблема бабколабса в производстве ASICa )))
взяли тот же  open FPGA miner (ядро sha 256)
прогнали через Synplify ASIC все готовое устройство
только деньги давай для производства )))

я уже в другой ветке написал 

вот оно че Михалыч 


s018.radikal.ru/i514/1304/a1/1f680cb0fd19.jpg

собрал подобное за 500 рублей )) для себя 

ну что никто на Verilog не пишет что ли ))
нужно то вот этот модуль отрисовать )))


module sha256_digester (clk, k, rx_w, rx_state, tx_w, tx_state);

input clk;
input [31:0] k;
input [511:0] rx_w;
input [255:0] rx_state;

output reg [511:0] tx_w;
output reg [255:0] tx_state;


wire [31:0] e0_w, e1_w, ch_w, maj_w, s0_w, s1_w;


e0   e0_blk   (rx_state[`IDX(0)], e0_w);
e1   e1_blk   (rx_state[`IDX(4)], e1_w);
ch   ch_blk   (rx_state[`IDX(4)], rx_state[`IDX(5)], rx_state[`IDX(6)], ch_w);
maj   maj_blk   (rx_state[`IDX(0)], rx_state[`IDX(1)], rx_state[`IDX(2)], maj_w);
s0   s0_blk   (rx_w[63:32], s0_w);
s1   s1_blk   (rx_w[479:448], s1_w);

wire [31:0] t1 = rx_state[`IDX(7)] + e1_w + ch_w + rx_w[31:0] + k;
wire [31:0] t2 = e0_w + maj_w;
wire [31:0] new_w = s1_w + rx_w[319:288] + s0_w + rx_w[31:0];


reg [511:0] w_buf = 0, w_buf2 = 0;
reg [255:0] state_buf = 0, state_buf2 = 0;


always @ (posedge clk)
begin
w_buf[511:480] <= new_w;
w_buf[479:0] <= rx_w[511:32];

state_buf[`IDX(7)] <= rx_state[`IDX(6)];
state_buf[`IDX(6)] <= rx_state[`IDX(5)];
state_buf[`IDX(5)] <= rx_state[`IDX(4)];
state_buf[`IDX(4)] <= rx_state[`IDX(3)] + t1;
state_buf[`IDX(3)] <= rx_state[`IDX(2)];
state_buf[`IDX(2)] <= rx_state[`IDX(1)];
state_buf[`IDX(1)] <= rx_state[`IDX(0)];
state_buf[`IDX(0)] <= t1 + t2;

{w_buf2, state_buf2} <= {w_buf, state_buf};
{tx_w, tx_state} <= {w_buf2, state_buf2};
end

ну цикл  то один может и сделать из 64 

Интересует вопрос запуска ядра  SHA 256
например вот от сюда https://github.com/fpgaminer/Open-Source-FPGA-Bitcoin-Miner/tree/master/cores/unoptimized
на ModelSim

интересуюсь в плане изучения Verilog

это где такой спартан, стесняюсь спросить ?

а попроще )))

Ищу исходник на Perl'e, питоне или С

ну а если на логике собрать )))

Предыдущий чип типа Tiny есть FAST

http://heliontech.com/downloads/fast_hash_asic_datasheet.pdf#view=Fit

обещают 1551 Mbps

открыть VISA выводить через BTC-E

Вопрос насколько сложно сделать майнер на таких чипах (железо)

http://heliontech.com/downloads/tiny_hash_asic_datasheet.pdf#view=Fit

выплаты в ПФР можно в ООО и не платить )) если нет работников )))

бери векселями дело проверенное )))