Это не оправдание - это уточнение. Мне гемор по сборке ни к чему - в этом да - есть прибыль определенная - но я от нее лучше откажусь как и от гемора с ней связанного - и это не просто так а опыт есть :-) Я люблю больше когда мне деньги засыпают оптом - за это естественно делюсь - мой вклад - как раз собственно самое главное - без чего ни этих сборок, ни майнеров ни сопуствующих доходов не может быть - технология. Это собственно самое ценное в проекте. А вот головняк - без него как-бы никуда - но - есть партнеры, которые вложились и изначально собирались заниматься, есть знакомые - которые тоже не против взять этот головняк. Зачем мне ? Я же не собираюсь заработать там все коины или все деньги :-) Боюсь что эти все мысли только от неадеквата связанного с непониманием что за каждое действие есть в любом случае какая-то плата. Например технология стоила 8 месяцев моей жизни. сколько это стоит ? кто мне 8 моих месяцев продаст обратно ? за меньшую сумму чем я могу получить от чипа ? ;-) ну и так далее. Сборка и весь этот процесс тоже стоит и стоит. :-) Причем кроме собственно организаторов - там еще достаточно подрядчиков в процессе, и особенности страны.

Насчет зачем собирать деньги - внимательнее читайте - грубо если чип успешен будет заказ батча - кто не успел - тот опоздал - в следующий батч раз - и два - чтобы потом не было воплей что мы купили авалоны или видюхи а вы не сказали и зачистили все наши инвестиции.

С полки устройства - я например лично свои продал-бы по такой схеме - я знаю что у меня следующее производство через 2 месяца - итого считаем - у меня к примеру 120 GH/s мощность сети 1 Ph/s, следующий батч идет еще на 1 Ph/s.

Платка долбит 120/1000000*108000 = 12.96 BTC в месяц. Далее еще 2 PH/s - долбит 6.48 BTC в месяц. Вот я бы и продал примерно за 12.96*2+6.48*2+6.48 = 45.36 BTC :-) сразу и не думая :-) а дешевле бы не продал. Это насчет продаж сразу. Причем так-бы я лично тоже продавал, с удовольствием :-) Может аукционом еще бы больше получилось. Какими-то $18/Gh/s и не пахнет :-) $56 / Gh/s как-то ближе

Купите потом у меня или кого-нибудь кто дождался :-) расскажите про впечатления :-) или у Тимура купите июньские прототипы - когда они у него будут работать - интересно - какая будет цена ? ;-) продаст-ли он за грубо там месячный или двухнедельный выхлоп устройства или нет :-) вы бы продали ? ;-) зная что сами взамен устройство только через 2 месяца получите если все будет хорошо :-))))) так что команда - мозг включить, ручник отключить... 

Ты бы лучше рассказал как твои ФПГА работают, что мы собирали :-) Как там вентиляторы подохли и что теперь стоит их замена к примеру :-)
А то ко мне даже в скайп стучат люди и бьют себя пяткой в грудь что мол все порешают :-)

Ну и от себя добавлю - что второй батч на фпга был-же последним - у меня от него доход получился отрицательный - ~ -2000 BTC (это тогда $10k...). Сегодня это -$300k :-) Круто поработали :-))) Было весело, познавательно - но еще раз так не хочется Я поэтому производством заниматься не буду вообще - т.е. производитель вверху указанный - ___КО МНЕ ПРЯМОГО ОТНОШЕНИЯ НЕ ИМЕЕТ___ - это компания которая занимается сборкой электроники - про печальную правду жизни FAN в курсе. Может так получится что все уже майнят, а вы там только заряжаете, потому что забыли конденсатор заказать и его просто нет, ни или в другом месте наплужили. Вот тут прошу поподробнее ТС момент описать - чтобы потом не было - bitfury затянул производство, или bitfury собрал херовые платы, или херово собрал платы - bitfury не владеет оборудованием и персоналом чтобы это делать, и не занимается организацией этого процесса.

Когда вроде-бы даже все понятно у нас можно получить ситуацию когда там чипы съели мыши на таможне и так далее :-) Живете-же в стране чудес, и нечего эту замечательную страну называть гондурасом - ведь не скучно зато - укорачивает время жизни, но добавляет колорит, а в настоящем гондурасе как раз скучно - но у нас космические технологии бывает соседствуют с полнейшим пиздецом - это очень контрастно, и очень редко, цените момент что-ли :-)

Мысль приблизительно верная - подумайте о том что продажа майнера сродни с продажей депозита в банке неснимаемого или бондов по которым платятся проценты. Вот сумма дисконта по бонду - между продажей и тем что он заработает - по сути ваш инвестиционный интерес. Но с тем геммором что майнер где-то нужно ставить - т.е. к примеру мне поставить мегаватт - его еще надо оплатить + издержки на площадку. А в квартире разместить 1 квт - у вас уже и так была и квартира и киловатт - а мне ставить надо ==> у меня дополнительный расходник на то что уже есть у "распределенного" майнера.

Т.е. к примеру метабанк если-бы хотел гемморой мог-бы предложить планы по более низкой цене на то-же оборудование но на октябрь или ноябрь. Думаю кстати к этому тоже придем со временем. Это просто надо осознать - что майнеры - продукт совсем не обычный и отличается от другого "просто товара".

Вот к примеру у меня человек сейчас просит найти __ФПГА__ на продажу здесь и сейчас на 5-7k чтобы отбилось за время до запуска основной партии чипов в августе. Вот и все - пока найти решения безуспешно - даже те у кого есть фпга и кто в январе хотел продать - сейчас держит и продавать не хочет :-))))))) несмотря на то что фпга уже полностью устарели.

Кстати реально это надо переварить все - потому как _майнер_ это по сути реально _НАЛИЧНЫЙ_ биткоин........ подумайте об этом....
реально как нал - и уже точно не трассируемый никак в системе.

По поводу денег комментировать не буду - с большего бреда полно. Сами разбирайтесь между собой. Рекомендую встречаться и разговаривать, а не заниматься ярундой на форуме. И НИЧЕГО НИКУДА НЕ ПЛАТИТЬ ПОКА В ГОЛОВЕ НЕ НАСТУПИЛА ЯСНОСТЬ ЧТО ВЫ ДЕЛАЕТЕ.

А то к примеру тут появляются люди которые думают что они инженерный батч могут к примеру откупить за копейки и так далее - проясню - это ни в коем разе не благотворительный фонд где цель выдать халяву, цель именно наоборот - на Вас заработать больше чем на майнинге, Вы должны уважать наше стремление заработать также как и свое - нет такого уважения - потом будете ныть что вот мол там амеры долбят а мы тут без продуктов или с каким-то говном, потому как вместо работы все пытались сэкономить на чем могли и друг друга обмануть и навариться. (это ко всем остальным).


Разводка чипа производилась мной лично. Собственно вообще ВСЕ РАБОТЫ производились мной лично вручную. Насчет того какой я специалист... Специалист я скорее делать всякую невозможную хрень - в этом действительно специалист. А насчет IC design - не могу себя называть специалистом - мой чип первый, еще результат не увидел, что получилось. Поэтому увидим - если получился да еще и характеристики выдержал - значит скорее всего опыт значительный и правильный - если нет - придется работать над ошибками.

Насчет человека - я вообще хотел найти специалиста или компанию под лейаут / верификацию - и в прошлом году как раз искал - но увы не сложилось найти действительно специалиста, который смог-бы эти все вопросы решить. с большего были типичные ответы "наши инженеры будут доступны через 2-3 месяца, присылайте RTL", и так далее, или что "рисовать руками это мол вчерашний день, мы так не работаем", ну и всяческие мутные индусы-специалисты... Там с электроникса к примеру была попытка дизайн-центр нарыть - в итоге с большего одни понты, а дела хуй целых ноль десятых. А мне нужна была именно в идеале команда которая-бы была рядом и с которой можно было шаг за шагом проделать все то что я в итоге проделал в одиночку. Мне не нужен "кое-какой асик" - мне нужно решение лучшее которое вообще возможно в обозримое время получить (я тут специально оговариваю ньюанс - лучшее решение ищется за бесконечное время . Это творческий процесс.

Тимур тут может добавить историю как в Москве искали фаб ))) у меня таки была дикая идея произвести чипы в РФ )))) Может как-то за кофейком рассказать как это было :-))))))))))))

Но мне явно не нужно решение аля как заказали бфлы. Или от таких людей которые считают что за 20% работы можно получить 80% результата - мне нужно именно искусство и люди у которых есть реально глубокие знания, в идеале чтобы они с полупроводниками варились всю жизнь, поскольку только так можно получить продукт лучший в мире. Это была цель. Поскольку с майнерами - если у тебя продукт N2 - то ты уже пожалуй никому особо и не нужен :-)))) а если N3 - то закрывай свой проект вообще нахрен. А у меня теперь грубо такой-же результат ожидается как на std. cell можно на 28nm сделать. Это важно - чтобы не повторить путь спартанов. А те лица и компании с которыми доводилось обзаться больше интересовало свою сотку-две намазать на бутерброд и сделать абы что. Так что мораль - это все не от хорошей жизни - мне вовсе не так радостно было 8 месяцев непрерывно разрабатывать чип, как кто-то может подумать Ситуация еще даже хуже - я на верификацию не смог найти людей которые-бы могли сделать что-то больше чем у меня уже было (calibre + hspice + nanosim + куча скриптов) - какой смысл платить просто за запуск скриптов я так и не понял (когда фактически работу-то делает софт, а настройки у него тривиальные) + еще гемор естественно на согласование - в своей голове намного проще договориться что и когда делать.

Насчет инвертора - C между входом и выходом это еще пол беды. с L там проблем не много - благо как-то очень удачно подобраны толщины слоев (подозреваю что это разработчики тех процесса искали компромиссы). То о чем Вы писали благо поддается моделированию. Но есть и другое неприятное явление - кратковременные шпильки в момент переключения drain/bulk, которые могут вызвать latch-up. Во-первых я их в моделировании особо и не видел. Во вторых совершенно непонятна характеристика паразитного тиристора. Завод на это сказал что STI-изолятор (p-well/n-well зона) решает все вопросы и не париться, что это только для старых тех процессов актуально. Поживем - увидим.
Насчет любимой настольной книге где к примеру про это тоже написано (да и вообще емко покрыто наверное практически все что нужно) - см. сайт www.cmosedu.com - Jacob Baker - Circuit Design, Layout and Simulation.

Это смотря где - у вас там есть Рублевка к примеру - кто там будет тырить блоки ? Если райончик либо приличный, либо глушь с вашим заповедничком/дачкой вдали от нариков и прочих элементов общества - никаких проблем :-) Если-же конечно район неудачный - то ... это жесть - экстремальный способ жизни :-)))) там даже не зная что это разберут на запчасти

2 pidobir - да никто-ж не заставляет, позже будет надежнее но с меньшим доходом. А сейчас вопрос в том что кто-то возможно не обожжется как было бфлами - и это важно, а то потом будут говорить - что мол вы все замайнили, а нам даже не сказали. Как с авалоновскими продажами за 15 минут :-)))) было смешно читать про "продажу куки" ))))))))))))))))) Насчет прототипа тоже все понятно - деньги будут двигаться после прототипа - но - они там мгновенно практически будут двигаться :-) ЧТО МОГУ СКАЗАТЬ ТОЧНО - ТАК ЭТО ТО ЧТО РАЗРАБОТКА И ПРОЧИЕ РИСКОВЫЕ МЕРОПРИЯТИЯ С ЭТИХ ДЕНЕГ НЕ ФИНАНСИРУЕТСЯ. ЖЕЛЕЗОБЕТОННО. В том числе и респин не финансируется если он будет.

По разгону coldbug'а не будет т.к. термодатчиков в чипах НЕТ - если чипу поддать слишком сильно он будет гореть как положено с огненным факелом и сожженным пластиком упаковки, как честный транзистор.

24 чипа - зависит от того как выйдет из строя. Если ядра навернутся внутри - вообще не проблема. Далее - как питаем - предположительно один buck-regulator на 3-4 чипа для первого запуска, но возможно заработают цепочки чипов и будет бук-регулятор на 12 чипов. Тогда в случае жесткой аварии по питанию и короткого замыкания чипа - выгорит чип, возможно вылетит источник или отгорит трасса (зависит уже от организации питания на плате!). Вот это как раз те детали которые будут ясны ПОСЛЕ получения прототипов (!!!). До - это очень трудно сделать правильно и хорошо - можно ожидать от чипов одного, а на практике будет другое. Причем - без опыта эксплуатации как они будут гореть еще не известно. И причины тоже неизвестны (это кстати вообще всех асиков касается :-)))) заметьте как продает Авалон :-D :-D ;-D

К слову расскажу что АМД делает например по-другому - когда 7ку они продают, 8ка уже лежит на производственных складах, 9ка тестируется, а 10ка _В_РАЗРАБОТКЕ_ (!) Т.е. то что вы покупаете топовую видюху - она уже даааавно не топовая :-) У нас такой роскоши в виде времени на тестирование нет - и как я говорю - лучшие тестеры - живые люди :-))))) что они только не придумают с устройством сделать :-))))

Насчет водяного охлаждения - тоже не надо страдать фигней, а надо плату разработать без компонент неустойчивых к маслу, и погружать их в трансформаторное масло. Далее ставить тепловой насос масло -> воздух. И все (!!!). Вопрос решен.

Еще один вариант - более стремный, но при ПРАВИЛЬНОМ ПОДХОДЕ возможный по охлаждению - бутановый тепловой насос - погрузить платы в испаряющийся бутан - но это надо аккуратно делать, чтобы не долбануло.

Радиаторов не предполагается - ПЛАТА == РАДИАТОР. Возможно алюминиевая плата - тогда с обратной стороны вся плата -- РАДИАТОР.

Бляяя... Таки да - попрошу исправить... 0.5W на GH/s а не на чип! Мне как разработчику виднее - я эти цифры вынимал за несколько недель прогонов спайса. Хотя каюсь текст я читал и внимания не обратил. Вообще говоря я думаю под этот корпус оптимальное потребление 2.5W-3W на обычную плату и можно докрутить до 5W на алюминиевой плате - но - это надо посмотреть - нет опыта. У меня даже в зависимости от углов табличка есть - но не знаю есть-ли смысл ее сюда вывешивать. Все равно буду модели чипа и даташит выкладывать, и сейчас над этим как раз работаю, чтобы вводная нормальная для проектирования печаток была. Вот конкретно сегодня готовлю задание для корпусировки чипов.

Метабанк продает _устройства_ и _возможно_ чипы - это с ним решайте. Чипы у нас идут без сортировки заводской, поэтому скорее скоростей на "удачных" максимальных не будет - паяльником вручную можно будет и улучшить характеристики отдельных хорошо работающих экземпляров, но массово это делать - это целая отдельная задача. У нас внутренняя схема работы простая - согласно долям на наши первоначальные инвестиции в масксет, инженерный запуск и IP распиливаем то что производит фабрика, и дальше делаем что хотим - или перепродаем дальше чипы для производства или сами собираем и майним. Соответственно совместно формируем объем заказа на фабрике чипов. Производство устройств отдельная тема. К примеру объем который получит Метабанк, после того как чип пройдет успешно испытания и будет отмашка на ускоренный боевой запуск - соответствует количеству денег которые поставит в начале июня, столько чипов грубо и получит.
 Следующий догон по чипам не ранее чем через месяц сможет сделать. Соответственно это будет примерно критической датой после которой Метабанк сдвинет сроки на следующий батч производства - кто не успел тот опоздал. С другой стороны, если чип потребует изменений - то это отодвинет сроки поставки - на изменения у нас деньги уже есть, так что скорее это вопрос времени. Я надеюсь что этого с большой вероятностью не произойдет, однако думаю 5% шансов на такой облом есть. В заверения фабрики что это 0% не особо пока верю - 5% это из статистики по индустрии когда копканы с физикой полупроводников происходят, аля паразитные полупроводниковые структуры неудачные, или трассы неудачно где-то уложены, из-за чего хуже выход годных и так далее - меня к этим деталям не допустили, а ни опыта нет, ни людей которые-бы оказали консультации именно по этим вопросам нет - поэтому и очково. К примеру на приемке со стороны UMC - они фактически прогнали все те-же тесты что и я согласно правилам сформулированным в PDK... ну конечно если-бы я был бараном как некоторые разработчики которые аля забывают поставить PAD'ы в дизайне - то тогда-бы они что-то нашли, а в этом случае они приняли, сообщили что все ok, и на этом все закончилось. А вопросы у меня лично остались, связанные с тиристорами и электростатикой к примеру. Второе может дать проблемы, что с чипами потребуется аккуратно работать и вместо 2 kV HBM, они будут держать к примеру 0.7 kV HBM. В принципе терпимо - но руками уже мацать тогда эти чипы будет опасно для здоровья чипов. С тиристорами хуже.... Можете для разнообразия почитать что такое cmos latch-up. Хотя я грубо, насколько мог все проверил, плюс специально отбросил рисковые оптимизации. К примеру одна из оптимизаций это тащить питание на верхних слоях, а в низ подключать субстрат с шагом каждые 10 микрон... Плотность будет выше. Но - я потащил питание по M1 (самому ближнему к субстрату слою) и соединил с субстратом полностью, как это делается в standard cell-библиотеках. Плюс учитывая высокие тоггл-рейты - расширил эти трассы питания. Плюс ~22% площади чипа отведено под конденсаторы - тоже возможно и избыточность - но - думаю эта избыточность спасет как раз от этих непредвиденных проблем. Так что тут скользкий вопрос что считать неудачей - то что характеристики не выдержали или то что вообще все не работоспособно. На второе шансы реально маленькие. На первое увы есть и будем жить с таким чипом, как он получится реально.

По поводу Украины, если желающих достаточно - будет сюда тоже поставка, причем скорее всего будет. А вот кто собирать и организовывать будет - еще посмотрим - или контрактный производитель, или например FAN, который у меня собирал ФПГА. Мне лично абсолютно нет желания заниматься ни сбором денег, ни организацией производства, особенно учитывая накопленную усталость за последние 8 месяцев - по 10-12 часов в день без выходных на этот период это тяжело очень, я вообще его еле заканчивал, так сказать на последнем выдохе. Занятие очень нудотное, особенно учитывая что на каждый чих необходимо тестировать - иначе может потом не заработать. Меня целиком и полностью устраивает получить деньги после отгрузки живых чипов и не заморачиваться всем остальным, особенно поддержкой и обслуживанием. Это кстати тоже важный вопрос - гарантийного обслуживания и замены. На объеме заказов учесть замены - это полезно, т.к. если не повезло с железом особенно на небольшом заказе будет обидно, а по опыту брак будет в том числе ремонтируемый, но не сразу выявляемый.

2 somenick

задержки вовсе не такие - по ускоренному запуску к примеру из опыта уже имеющегося - задержка от заказа до получения обработанных пластин - 2 месяца с изготовлением масксета и 1 месяц если масксет уже готов. Далее 2-3 недели на корпусирование и доставку. Это еще не проходили - увидим. С таможенной очисткой может еще +1-2 недели. Пайка и сборка девайсов под вопросом. Но за это все время вопрос тривиальный и решаемый - опыта много. Плюс контрактных производителей электроники тоже много. Можете как раз заодно пожелания по конечному девайсу высказывать. Платы спаять - дни при условии что комплектующие и сами печатные платы на месте. Скрутить устройства - тоже скорее орг-вопрос - если сборка завершена корпусов и осталось только установить платы - тоже дни. Если-же корпусами только после плат заниматься тогда будет плохо. Зависит правда от исполнения корпуса.

Одно из изделий которое хочу для собственного майнинга - водозащищенный уличный блок - для отопления дома и тепличек своих. Но это наверное моя специфика, плюс разработка его с первого раза не пройдет - первые платы будут проще и без излишеств.  Если-бы так Вас что-то греть давила-бы жаба - то тут проблема другая - куда тепло деть! И самое тупое это еще городить кондиционеры и дополнительно на них тратить деньги, чтобы утилизировать тепло. Нашли теплу применение - уже двойная польза от майнинга, и срок эксплуатации уже расширен не смотря на будущее развитие темы. Хотя наврят-ли сейчас кто-то думает о тех временах когда доходность этих девайсов упадет, а зря. Садоводов в топике много ?

Подтверждаю!

Инвестор в производство такой есть (метабанк), чипы получит в скором времени, надеюсь они будут работать хорошо, и будут радовать дополнительными приходами на хлебцы с черной икоркой ;-)

По поводу вопросов общественности:

2 somenick:

1. По шаттл-запуску. Шаттла не было. Причина - слишком длинные и нестабильные сроки выполнения шаттла. Так что мы идем по принципу - сделай с первого раза хорошо, поэтому в частности дизайн мог-бы быть еще компактнее и лучше грубо на 40% - но - это уже-бы добавило не нужные риски. Фабрика утверждает что они обеспечат работоспособность дизайна в железе в рамках их моделей. Отклонение характеристик транзисторов от моделей <3% на наших размерах. Отклонение характеристик по интерконнекту < 10%. Вариации по транзисторам и интерконнекту +- 20%. Естественно возможны варианты "slow nmos/slow pmos/slow interconnect" - slow interconnect значит максимальные сопротивления и емкости - ожидается что такой чип будет в 1.5 раза медленнее на 0.8V и в 2.2 раза медленнее на 0.6 V (почему см. ниже на то как скорости масштабируются). Сколько каких будет чипов еще не знаем. Плюс насколько фабрика нас "разводит" на тему отсутствия копканов в железе и отклонений от моделей тоже еще не знаем - я чип первый раз в жизни делаю, и никогда до этого чипы не проектировал. Учился как говорится "на ходу". В PDK деталей тех процесса для TCAD-моделирования не дали - хотя я очень хотел например изучить и проверить вопрос горизонтальных тиристорных структур в CMOS'е... Но меня как-бы послали - следуй нашим рекомендациям и все будет OK. От себя могу отметить что если там лажа и будет фатальная - то только исключительно с физикой к которой у меня доступа не было. Не фатальная лажа - это отклонение скоростей и количества годных - это будем смотреть и прогнозируется посредственно.

Далее - дизайн исполнен ВРУЧНУЮ - автороутинга очень мало. В ядрах автороутинга нет вообще. Ядро - 54'558 транзисторов. Расположение транзисторов и интерконнект
 это НЕ РИСУНОК, А ЭЛЕКТРОМАГНИТНАЯ СИСТЕМА (в смысле что расчитывалось и еще до симуляторов вручную, а симуляторами проверялось).

2. По метрике W/Gh/s.

Надеюсь что не ошибемся, поскольку дизайн был промоделирован в hspice с выемкой паразитных компонент по всем углам. БФЛ этот шаг скорее как и другие
просто не делали. Причины почему не делали могут быть разные - может быть софт был слишком дорогой для них, может быть из-за реализации развернутого
расчетчика оно в обозримое время не расчитывалось, а сделать "имитацию" схемы не могли и считали к примеру по куску развернутого рассчетчика не учитывая
длинные проводники, которые в развернутом расчетчике неизбежно возникают, а возможно просто не делали поскольку у конкурентов как-бы хуже.

Второе различие - дизайн изначально оптимизировался под низкое энергопотребление и минимальные размеры хешера, а не под высокую скорость вычисления. Кто
понимает хоть более менее дам намек - фронты специально подвалены на многих трассах мимо критического пути, активно используется transmission-gate логика (tg xor) к примеру и powerpc-flip flop. Другие дизайны насколько мне известно задумывались как быстрые. :-) В итоге их немного раздуло - и они получились и не быстрые, и не оптимальные по питанию и не компактные. Этот опыт пришел как раз потихоньку на спартанах

3. По поводу почему выгоднее продавать - потому что деньги можно вложить в следующие продажи и чипы естественно. Майнинг возвращает медленнее чем продажи, соответственно рост оборотов исключительно на майнинге ниже (это мое мнение). Плюс вторая проблема - это то что если майнинг профессионально ставить - это значительные сопутствующие расходы на организацию площадки и обеспечение безопасности. К примеру содержание устройства в датацентре существенно дороже как по исполнению устройства, так и по эксплуатации, чем содержание устройства дома. Но - дома Вы к примеру 100 кВт устройств не поставите так просто, с другой стороны продать устройств на 100 кВт - не вопрос. И третья причина - когда Вы ставите 0.01% мощностей сети - то Ваша инвестиция работает лучше чем когда 50% или 75%. Покажу на примере - 0.01% - Вы фактически получаете максимум. А вот чтобы получить 50% Вы уже должны поставить мощности РАВНЫЕ мощностям существующей сети - т.е. на получаемый 1 BTC в час Вы потратите ВДВОЕ больше денег на запуск. На то чтобы получить 75% - уже В ТРИ РАЗА БОЛЬШЕ ЧЕМ на 50%. Хотя доходов будет всего в 1.5 раза больше. Отсюда к примеру у нас собственные цели по майнингу в ~25-30% на всех, плюс скорее всего будут падать если мощности ставить физически сложно.


2 Vicus:

4. Я предполагал что производить устройства будет metabank в РФ (контрактное производство электроники).

2 fsb4000:

5. ФПГА было не так много - собрали две сборки - 655 и 380 чипов. После этого началась эпопея с асиками от БФЛ и они фактически убили продажи с ФПГА. С тех 655 чипов за год намайнили около 22k BTC. Надеюсь теперь сделать реванш и выдавить их под корень но уже на деле :-) Характеристики по своим чипам они уже не выдержали, а так обещали, и даже деньги ставили... Я 100 BTC на споре с ними поднял (на bitbet.us был). Они конкретно блефовали и против наших ставок ставили сами что будет в марте поставка и характеристики выдержат.

2 needbmw:

6. Насчет жарко - вообще чипы производить в разумных переделах нет ограничений. Одна пластина - ~4412 чипов (годных еще не известно количество). Макс. производство которое не трудно заказывать (не требует экстраординарного согласования планов производства) - это <= 2000 пластин в месяц. Фабрика только рада будет. Это эээ - 22 _ПЕТАХЕША_ в месяц. Дорости-бы до таких объемов было круто... Так что кризиса в виде нехватки чипов не грозит. Хотя локальные кризисы будут - к примеру мы заказали и ждем 2-3 месяца. И если кто-то хочет еще - то мы уже не можем "перебить" ранее заказ и "добавить" пластину даже одну. Поэтому одна из целей Тимура (метабанка) - сразу выдать нам свой оптовый заказ в Июне, чтобы мы сразу заказали нужное количество пластин. Весь объем который не заказали, уже добавить не получится.

Вот что действительно важно - так это конкурентоспособность устройства - сегодня мол W / GH/s это не так важно - но - предполагает что скажем чип с 3.5 W / GH/s производится и чип с 0.5 W / GH/s производится. Со временем у чипа N1 будут уходить биткоины на оплату электричества, а у чипа N2 - прибыль. Это раз. Два - стоимость у чипа с 0.5 W / GH/s может по мере увеличения объемов производства снизится существенно. Стоимость установки тоже ниже на меньшую мощность, а плотность установки (гигахешей на квадратный метр) - больше !

7. С цифрами никакой не полный бардак - ТС говорил со мной перед тем как их публиковать.

Во-первых азы - от чего зависит rise/fall тайм в микросхеме. В первом приближении (V-Vth)/(V0-Vth), где Vth - напряжение threshold - когда транзистор открывается - в нашем случае это 0.185 - 0.235 V (!). далее V0 = 0.6 V на тех тестах что приведены в ссылке на пикосток. а мы ввиду того что бфлы обкакались с 0.8 W / Gh/s и дали 3.5 W / Gh/s сейчас думаем крутить все-же на 0.8-0.9 V напряжение минимум, возможно и 1.0 и 1.1 V (это максимальное ШТАТНОЕ напряжение рекомендуемое фабрикой - толщина оксида 1.5 нанометра - теоретически должен и 1.5 V держать). Вопрос сколько еще скорости потеряется на интерконнекте (там хуже чем транзисторы масштабируется производителность) - это увидим. Без измерений диапазон слишком большой!

Во-вторых есть корнера - будут чипы которые грубо в полтора раза быстрее и в полтора раза слабее от "середины" выборки - это вариации тех процесса.

8. Про тоталитарные режимы - если так не устраивает - или боритесь или переезжайте туда где по Вашему мнению режим не тоталитарный. Но я бы рекомендовал любому майнеру не расслабляться, и быть на чеку. Т.к. скорее достанет не тоталитарное государство, а не в меру жадный физически крепкий биткоинер-гопник - как устройства станут популярнее - думаю начнут бомбить тех кто ими владеет. Это-же как удобно - устройство маленькое а прибыль норм приносит.

Very simple. But better code speaks for itself - www.bitfury.org/chainminer.zip - you all can see there hardware definition in spictrl_hw subdirectory - there's spictrl.vhd file, this chip (for second spartan deployment - not rs485 bus like in racks) - altera cpld installed on every board and boards connected in chains. you can see HOW SIMPLE IT IS... and also benefits like predetermined addressing - i.e. I can always tell in frames which board is not working, etc, and easily track it in chain. works like charm. BUT - you have to understand that linux SPI can't do well with bitbanging - so basically you're moving in/out large frames - 4 KB or 16 KB - don't remember - better to look in code. so if you're sending tiny messages to every chip - mechanism of addressing and dispatching should be timeless and work relatively to spi bitstream that linux sends. this is what I achieved actually there - state machine of all spictrl chips on boards is driven exactly by bitstream sent from linux/spi. I see this thing to be superior to rs485 automated address assigning (or usb automated addressing) when something not works and you cannot immediately tell where the trouble is. Manual address assigning is big pain for bulk installations (i.e. with jumpers or whatever). I like when physical position determines address (as in this case).

2 kano - I think different ASIC vendors will make different protocols, because hey would look at problem differently... as from fpga times I think nobody actually tried to solve complexity of building rigs. say what you see now with Avalon - there's difficulties to build them :-) not goes fast.... what I want (why I mentioned passive solution) - that I can say order in Taiwan 10'000 boards and they are manufactured used automated production line, and then with minimal efforts assembled into devices, with minimal labor. Of course with added labor heatsinks and such stuff can be assembled - but that won't scale well to 500-kilowatt installations - so this is probably point where DIY-oriented people will have edge - because they could spend their time to tune equipment, however such tuning at large scale would produce significant delays as big farm maintainers unlikely will have as much incentive as DIYer would. But the main problem I see that with years passed paradigm should shift a bit and mining should produce about 20% ROI per year, not like current expectations to return money ASAP or within 6 month. This would produce situation where attack against network protected by proof-of-work mechanism would be prohibited not by say maskset/NRE cost (as point we are now - we have significant share of NRE investment and low demand for wafers), but with overall chain cost - including wafers AND time to produce (i.e. make it unfeasible even to start another miner project). But this is not today of course - first we should scale and "land" to 28 or 22nm tech node. Also it would be very nice that such device could be bought with guarantees in usual retail electronic shops like you can buy AMD GPU and not with some kind of "preorder" batch which is difficult to fullfill at this stage.

2 2112 - I don't understand why 100 ms is too short period ? Pipelining 20 things in work queue I think is not good  - anyway what you need to pipeline is just to compensate communication lag - i.e. to make sure that hashing core is always busy. tolerance to seconds of delay is overkill I think. ARM cpu is perfectly capable to handle 50-100 ms latencies, however not microsecond-scale latencies. I won't laugh, and don't fear to disclose this to competition. There's really tons of little details in this project that actually put this project far ahead of anything I seen now :-) Anyway these would be known when devices will be delivered. This communication mechanism is just one nice finding, tested in real equipment that I liked. I am not against if others will replicate this approach instead of doing more expensive and complicated solutions.

2 mrb - yes - it is me, account is not hacked. I still control web site, and posted some sourcecode. If it is interesting - I may disclose bitstreams for FPGAs - I don't consider them as secret now. But really don't have time to polish sources. So if someone is interested to maintain github or opencores version control - I would be glad to upload. At this time I don't consider that it will impact any way my full-custom design - there's many more new fascinating things invented that are beyond these bitstreams, however fundamentals of rolled hasher design still have roots there.

Tech node is scaled 65nm - so drawn as 65nm but scaled down to 55nm _optically_. So to get 3.8x3.8 die I draw 4.2x4.2 mm sealring+padframe in GDS. Then it is scaled at foundry. I suppose that others who do 65nm has the same as this is trivial part and still labeled as 65nm. About power estimations - actually tytus took my early estimations when I had no core drawn for 65nm, but scaled down "optically" core from 150nm that I was worked before. Main cause to increase power - was that I used dynamic nodes (http://en.wikipedia.org/wiki/Flip-flop_%28electronics%29 - http://en.wikipedia.org/wiki/File:TSPC_FF_R.png - this one is example - TSPC flip-flop - single clock and holds bit in charge of transistor gate), but in 65nm later I have found that I should increase frequency to about 2 Ghz to make that work because of high leakages. I of course could use different threshold voltage transistors (it's available) - but then it kills performance. So finally I dropped dynamic nodes and switched to classic master-slave latch flip-flop. This in turn increased power consumption roughly 1.5 times and increased by about 20% core size. So efficency dropped. But this sacrifice I think is OK, because it dramatically decreases chances that device would not work - I have really good margins everywhere (these margins also tells that really if several tapeouts are affordable I can improve performance maybe twice, but - that's too much time - likely for further evolution this would be done).  Also there exists unusual logic styles (resonant logic), that with sacrifice of area could give dramatic power systems - but that's mainly like analog design - so chances to get it working core with single tapeout are low.

But anyway - that means only that I work with tytus, I have trust in him, work with him and know him personally. This means that this project would likely get working chips. But I still clearly say that I haven't worked with Dave and cannot say how smooth this installation will go on his side. So if you're going to invest significant amount there - I think it is best to check it personally with Dave and clarify this yourself. If tytus is trusting Dave - it is his decision, and not mine. For me this 100 Th/s mine is bulk order that of course get good pricing for equipment. And also I see this as a good case how mining should be done - I expect in future expansion of more professional installations of mines - in special places with good electricity prices or at homes where this is used at heating... So it would be again distributed but at a larger scales... Don't think of it like in 2014 100Th/s mine would be something very rare and unique. It makes no sense to operate equipment where electricity is expensive and environment is hot. Those who have cheaper electricity would have edge over time, and significant edge. Please remember what Satoshi said - that mining in indefinite interval would be barely more profitable than electricity spent on mining. That is what all of you should remember, that all higher revenues you get are temporary in nature maybe years... but not forever :-) This means that efforts to design fancy gamer-style end-user devices makes sense only to pump money and doing that for fun. Because when you imagine collocation of massive BFL minirigs + their maintenance - you'll understand why I am saying this - as this product looks glossy, but have more expenses to maintain than rack or passive heater. So if you today compare solutions and check for best opportunity - this is right of course to hunt for best tech, but I think about next block halving you'll compare electricity prices in different locations and not only performance of equipment suppliers but also abilities to scale, maintenance, etc. Maybe at that time I could even disclose design as such chip and design methodology would be something not cutting edge, but well-understood and tech itself would not contain any magic for anyone. Progress is happening really quickly :-)

PS. What I am thinking also about future versions of chips - I can implement hardware chip protection-encryption. That chip would want remote activation code. This could give equipment owners possibility to collocate them without problems for example - as if activation code is not presented - chips won't compute. Before delivery to your collocation - chips can be fused with your key to verify it against challenge from you. Bitcoin itself allows to track nTime - that can be used for timed activation (i.e. solve blocks only when nTime <= <value> - that it supplied by you in signed activation message to chip). This way also fully transparent and zero-trust mining markets could be made. When there's thirdparties that not own equipment maintain security in datacenters. This is just idea - it is neither easy, nor fast to implement it - so it won't be done in first chips, but if there's demand for this idea - likely in next generations I'll implement this. Basically in few words - chip knows its owner.

Yes. this is why I have not posted. Actually initially before successful tapeouts of ASICMINER and then Avalon I have thought that things that were told to me by experienced designers that basically for logic I'll get in hardware same as in simulation is not true - I simply was too conservative to trust such claims. So initially I have choosen to go cheaper technology node to perform tests and so core was implemented and optimized for 150nm node. But - AFTER other successful tapeouts and knowing that simulation match well hardware results for 130nm and 110nm I have changed mind and started to trust it.

So what simulations are performed:
1) Functional simulation - that is - that core as a whole works and computes correctly with correct timing in all corners (i.e. typical, slow, fast wafer);
2) Flip-flop setup/hold time simulation - this is more tricky to explain - but under no circumstances you should have fast-paths or clock skew that violates holds - THIS CANNOT BE FIXED BY LOWERING FREQUENCY, while setup violation can. This is simulated in all corners + monte corners simulations to understand how variations affect sampling + voltage variations due to CMOS logic power consumption; To clarify - fast-path - is wire between flip-flops where signal gets too quickly from one flip-flop to another - and violates HOLD requirement. HOLD requirement is time that signal should not change in flip-flop input during (and after) clock edge. This is typically very short period of time - but unfortunately if this is violated then design won't work even at 1.0 Hz. Clock skew - happens if clock distribution delays (and especially tolerances - as chip components are not precise inside) do not violate sampling time of flip-flops;
3) Power grid simulation - actually simple - to confirm that there's sufficient count of bypass capacitors and no parasitic resonances appear of magnitude that can affect hash core performance - that's it - unfortunately 26%-28% of DIE AREA is just capacitors not transistors... not logic... that's big sacrifice and it won't be stable especially in low voltage without that... capacitors placed near flip-flops;

For 65nm unlike 150nm all design is static CMOS - i.e. dynamic nodes had to be removed, because of too high leakage.

What simulations are beyond of my experience now - is say yield prediction... This is quite speculative, but we expect not worse than 90% chips that works completely and maybe about 0.1% of chips totally malfunctioning. Also performance variation would be around +- 20% chip to chip.

Finally die dimensions chosen: 3.8x3.8mm
Package: QFN48
Performance: 3.3 GH/s _rated performance_, about 7 GH/s maximum
Power consumption: 1 W at _rated_ performance @ 0.6 V, 6 W _maximum_ performance @ 1.0 V.
Thermal characteristics of package: 2 K / W junction-to-pcb and 34 K / W junction-to-ambient.

So - at _RATED_ performance chip would work without any heatsinks or so - having 40 degrees in room, there would be 75 degrees in chip - very good - without fans, without heatsinks. (THIS IS PERFORMANCE THAT ACTUALLY ALL DEALS WITH THIS CHIPS ARE MADE).

However - MAXIMUM performance is not overvoltage - basically it is still in envelope of gate oxide reliability (oxide thickness is 20 angstrom - so you can apply 1.0 V for long longevity, 2.0 V for likely half year to one year operations).

So - with QFN48 it would be quite challening to get 6 W - as basically you would really work on chilling and likely use Al PCB. This is say up to Dave how to deal with that. In my experience this thing would be very labor-intensive... So maybe they would convert/upgrade equipment later, as they have cheap electricity. However do not take this as endorsment - I haven't worked with Dave yet and cannot guarantee anything except that chips will work. With chips - I can guarantee that it would work, with about 96% during first launch without delays, with 4% with delays + I provide for this mine backup chips from other vendor in case of unacceptable delays. So overall risks that this project would be without chips should be less that 0.1%. Rests of risks that you should asses - that building such MINES are not simple, for example to build single BitFury 110 GH/s rack - it took 2 weeks of labor. This is what should be prepared on side of Dave. Labor is expensive in US. Doing it on his own would take likely 4 weeks hard work to assembly it.

I've thought to post image of core, but looking that BFL posted core image with that black boxes put over there - I decided finally not to post and wait till their tape-out would be confirmed :-) I want to be absolutely sure that they have maskset


Choosing scientific establishment is very good for such small orders. Really - this thing is more research than production. Because I would like everyone to understand that what we do - i.e. $500k order or even $5m order is peanuts for foundries. Especially on smaller tech nodes. To get seriously treated as direct foundry customer you would either have to be somehow important to them or your order volume should be at least >200 wafers monthly (to be small but direct customer). that's more than even BFL with all of their preorders could sell :-) 3.3 _PETAHASH_ per month :-) Plus - wafers are cheap but assembly is not, and runtime is not as well. To explain why this is small - SINGLE SEMICONDUCTOR FABRICATION PLANT (i.e. single tech node _LINE_) produces typically 40'000 - 80'000 _WAFERS_ per month. With orders like 6 or 12 wafers without regular demand - you're too small. I really hope that some day demand for proof-of-work chips will be high and that mining devices would be available globally. But this is not today. today we're small, and with small steps we should go forward.


Well. The chips will work in strings with SPI protocol using state-machine. This was tested and found to be nice in second generation of my FPGA boards. I.e. instead of device addresses I just have prefix code that triggers state machine of devices and allow to access chain. From software point of view - sending new jobs and getting results is just as feeding big buffer into SPI and simultaneously reading values where will be answers. This can be done in single thread very efficiently even on slow ARM CPUs.

The goal that I have is about single ARM cpu per 1200-1500 chips that's 3.6 - 4.5 TH/s. So the question is that code should be quite efficient to handle that. Also requests are double-buffered (this means that while one job is processed in chip, another job is pipelined). With ASIC unlike of FPGA job processing would take about 0.3 - 0.4 milliseconds of time. This means that there should be likely not less than one communication every 0.15 ms.

Last time I tried to adapt cgminer for that purpose for much smaller task - 24 spartans, I had to make 48 threads for double-buffering. And to me that seems as complete nonsense. As for 1200 chips it won't work (2400 threads).

Likely I plan that code structurally would look like asynchronous state machine for I/O with bitcoind/pool with protocol like stratum or Luke's getblocktemplate. Second thing - that job generation could be done quickly from template in synchronous fashion when making up request buffer to chips. Then separate thread for SPI I/O - i.e. prepare request buffer, spit it out to SPI while simultaneously reading back data, parsing answer buffer and either send updates to chip and send results to network. I think that cgminer codebase is not well-suited for that - a lot of work would be required to redesign. However cgminer's monitoring is nice compared to what I typically wrote :-)

PS.

2 BFL Trolls here - I first thought to troll you hard, but then ... eh... I have not so much time for this fun... Let me finish and get to tape-out, I would gladly troll you in my spare time :-) it's so fun :-) For now - better troll BFL to release chips :-) I already put bet with money against it :-) If you're so BFL-oriented - then - put 'Yes' for BFL - it would be better than trolling :-)))) http://bitbet.us/bet/7/bfl-will-deliver-asic-devices-before-march-1st/

Hope you also understood how W / GH/s metrics works :-)))))) And how voltages works :-))) And that actually these claims of BGA packages because they can't fit in QFN with power requirements look like complete nonsence :-)))) As this is engineering choice actually - if you have same chip - what W / GH/s choose.... However they may be too greed to downrate chips and make them more stable...

So you ask why I am not doing disclosure for 400-150=250 BTC ? :-) quite ridiculous - I can just wait few days and get these 250 BTC :-) Why I have to bother with this deal at all ? Especially in its original sense where cablepair wants finished bitstream for these boards ? ;-)

And why do you think I may want to increase profits for those sparan-chip owners ? What is the reason ? If you find - I want vice-versa - who will increase my profits for free ? :-)) I really would appreciate :-) I have 200 gh/s and want very much 1.5 x profit improvement RIGHT NOW!!!!
Please please help :-)))))))) for free of course :-))) So I'll get all of profit from your help WAITING ..... :-)

I will explain. I expect that there's about 5'000-8'000 Spartans in circulation, working "on average" 200 Mh/s - that is 1 - 1.6 Th/s around. Giving it say 270 Mh/s would turn them into 1.35 Th/s to 2.16 Th/s. Say additional 0.35 - 0.56 Th/s to difficulty.

Current network average is about 20.5 Th/s - so added 0.35 - 0.56 Th/s would make +2.4% to 2.7% difficulty increase alone with such disclosure.
Which will cut also directly income from my existing installations of 300 Gh/s - that's DIRECT losses of 150 BTC to end of year :-) So in your offer component it can be reduced. Why I have to help competitors there ?

Then - goes about INDIRECT losses with ongoing ASICs - Tyrell one of not many who invented same tricks in bitstream as I am, he's very smart. But most actually not - i.e. friedcat's chip for example, and likely that BFL chip as well, as their stratixes would work better. So this disclosure would also result that they (and maybe you as well) can catch up and get extra 15-20% performance without doing much - i.e. just rewriting your top-level code and doing re-synthesys.

Then - gained income from today to end of year by Spartan owners by using this bitstream would be in range of 8'000 BTC to 14'000 BTC aggregated. So my offer of 1'500 BTC to 3'000 BTC looks like small share of it. And of course it will drop to zero once gain will be neglible at all and not revenues will be made from board sales anymore + people invest into backwards ASICs masksets.

BTW - also you can use signcrypted Tyrell module :-) He's almost not take charge for it - if I'd were him, I would charge 50% on additional mining generated as that would be more fair compensation. So I suggest to Tyrell to gradually increase commission to at least 30% of additional mining generated. This will be more fair to his efforts even to setup that tricone-mining servers/softwares.

Also - such disclosure would probably make tricone-mining obsolete, and that I don't like as well. He worked really hard on it.

So I think the discussion is quite pointless. As on this forum I see that people like to buy much more promises than real things. And I'm not seller of promises - sorry - you should go to BFL or buy some ASIC bonds :-)))))) Why you have to buy bitstream, if you can buy almost 0.5 Th/s hashing power with that ? :-))))))))))))))))))

I have two bitstreams - one that gives 300-305 Mh/s with power consumption of 13 W per chip (that is first SERIAL bitstream) clocked at 240 Mhz.
and another one slower that gives 270 Mh/s with about 9.5 W per chip (that is second PARALLEL bitstream - 4 hashers), where rounds are clocked
at 135 Mhz while round expanders clocked at 270 Mhz.

Tools however for both predict much better timing - for first one - 337 Mhz for second one - 350 Mhz (the second one is actually failure to get more than 300 Mh/s by lowering power consumption - so my guess about power consumption was not right).

I would anyway disclose them opensource as soon as network hashing power will be more than 100-200 Th/s for educational purposes and for those who are curious. Also it contains elements that are useful for ASIC development (i.e. math optimizations). So - this is why I am not really willing to disclose it. As I would like first people to invest well into ASICs and then find that they developed obsolete hardware :-)

But - I can disclose parallel bitstream for 1'500 BTC and both of them for 3'000 BTC as now on "AS IS" terms - i.e. without bringing and testing them to your interfaces as I simply have no time for that, and I doubt that your offer could counter-bet conditions that I have now. So - it will be up to you to implement protocol communication part and run days thru compilation, and your/your engineers time used.

Please consider that 300 Mh/s bitstream is unlikely useful for you as powering this small chip with 13 W is a challenge, and looking at your hardware I suppose it would just fry chips But I wrote disclosure price, because rolled round approach is especially useful for ASIC devices, where typically with unrolled approach yield would be affected.

About price - if that is too much - then just please wait. You will finally get it anyway for free, when you would not be able to make money using it.

And finally - 2 Tyrell: - If you have objections against this disclosure in terms that it will significantly affect at this stage competition asic development, please stop me. No matter pay - if you veto this deal it won't happen. I hereby give you explicit right here. As potentially loss can be far more than these 1-2 kBTC. You have everything you need to estimate impact ;-)

Well. Maybe I am wrong, but for node sizes till 130 nm BSIM3 seems to be enough, and even for 90nm seems to be adequate. This should be enough to do +- 20% correct simulations.
For Analog / Mixed-Signal - it also depends what you want. As you may do multiple circuit tricks to actually less depend on MOSFET parameters / models and do "software" calibration stuff. Some corporations probably has BETTER models (likely say for Intel), but these won't be available to any of foreign to intel asic developer, etc. BSIM4 are more rich - but for BSIM3 I have data for example for TSMC for MANY real silicon runs extracted + also for many more foundries... This gives me ability to look for actual model parameters variation from foundry to foundry and for each tape-out. So this way for example opens potential to design foundry-independent layout.

This is what I am messing now with - I would like to get simultaneous modeling and layout flow for multiple technology node sizes. Do it once and then scale down as far as needed.


Yep :-) Exactly :-) Do you care at power simulations that cryptography would be correct ? You don't care... You can even look at single round with round expander as huge hierarchial macrocell that do magic :-) But you need to know - how much power that magic needs and what clock it needs, and what are driving strength on boundaries and capacitances on inputs.


Nice ! Really nice ! I think that I'll go with europractice for trial tape-outs, as their access to fabs are good as well as prices are acceptable.

This is one challenges for me - there's multiple ways to do it, but basically in flows that I saw before people
use simpler approaches. But - it would work ok for not too-power-hungry designs, while for such massive
crypto they may not work, as number of elements that are constantly switching is VERY HIGH.


Not exactly needed, as you can put on borders of single round construction "mock" flip-flops that will just toggle at 50% of clock speed and feed it with data.
So you can perfectly simulate power consumption.


Do you mean MLM or MPW ? As MPW is multiple projects placed on single reticle, while MLM is same project but multiple layers per reticle, and MPW is usually
compatible with all fabs, but MLM requires fab to place same reticle rotated.

Why you think so ? I've good recommendations for icbit.se from people who don't want to loose reputation in bitcoins.

Well - you can do better - say you have 4 BTC. You can exchange 3 BTC into USD, and invest into ASIC, take 1 BTC, go to icbit.se for example,
and open BUY order. Then _IF_ bitcoin price will go up - you will still have same amount of profits as holding your 4 BTC and be part of ASIC project :-)

I have played with mentioned softwares, shown pictures looks coherent. In my opinion success probability would be high for such approach. Tool names, etc match... I will decode what that means - VCS - is simple stuff - it's rather top-level verilog simulator. Verdi - I don't get why you need a debugger.

DC is Synopsys Design Compiler - which is usually shipped as part of ICC (top-level) - Synopsys IC Compiler.
Synopsys IC Compiler basically enables you to feed in gates and get what is on picture, and that is rather quick operation, once your RTL is good. Good sides - it would do layout for you, bad part - manual layout would dramatically for sha256 outperform automated layout, but require dramatically more time + more understanding of low-level stuff, like maintaining heights inside of chip, etc.

Calibre - is Mentor Graphics Calibre - de-facto standard for Design Rules Check (DRC) and Layout Versus Schematics (LVS) checks - DRC is basically checking of multiple design rules mentioned by fab, and LVS is verifying layout vs its schematic equivalence. Usually if you wrote (or get from fab) correct technology file for Calibre that means that your design IS MANUFACTURABLE.

Virtuoso - is a full-featured suite from Cadence - for IC design, compilation, etc... So all could be done in Virtuoso, but package at my taste looks like pain in ass...

Synopsys StarRXCT for RC extraction - RC extraction - is one of important things for design verification, as it provides exact delays caused by capacitors and resistances existing in circuit. Basically it eats layout images, and generates files for further simulations (say for example SPICE circuit can be extracted with parasitic values).

Synopsys Primetime is powerful tool to get perform timing analysis taking data from StarRXCT.

Also there can be run SPICE simulation after StarRXCT to get power consumption for the design.

I am no way affiliated with friedcat, so I can basically confirm for public plausibility of mentioned data, if they (friedcat) will decide to publish PrimeTime reports for
their design and spice simulation to get power consumption...

ALSO PLEASE NOT - THAT LAST THING IS _MANDATORY_ FOR THEM - PERFORM POWER ANALYSIS...... IT IS LIKELY THAT YOUR DESIGN WOULD NOT WORK ON MENTIONED CLOCKS
IN PRIMETIME JUST BECAUSE NOT ENOUGH POWER BYPASS WAS PLACED, AS IN THIS PART DESIGN BECOMES MUCH MORE DIFFICULT THAN PLACING SAY CPU, WHERE TOGGLE RATES DEFINITELY MUCH LOWER. IF YOU IGNORE THIS - IT MAY HAPPEN THAT YOU GET 1/2 or 1/3 OF CLOCK IN REAL DESIGN. Power Integrity could be done with Spice or maybe better specialized tools (easier)... Maybe quick simulation of single round would help you in Synopsys HSPICE or full-design simulation in Mentor MachTa (but this I don't know for sure, how well MachTa suites for power consumption analysis - I think better is work on smaller but regular portion of design using HSPICE, as full-chip sim will go for ages I believe).

MLM asic chip basically tells me that TSMC is foundry, as they widely advertised MLM technology, where you can reduce masks costs 2 times or 4 times or possible even more (it was not advertised though), when you can put several layers of chips on same reticle.

Well, scrypt's scratchpad is 1024 x 1024 matrix. there are two loops, causing major slowdown:

1st loop - for i from 0 to 1023 - filling scratchpad doing:
   scratchpad[1023..0] <= X[1023..0];
   X[511..0] <= xor_salsa(X[511..0], X[1023..512]);
   X[1023..512] <= xor_salsa(X[1023..512], X[511..0]);

2nd loop - use scratchpad for i from 0 to 1023
   X[1023..0] <= X[1023..0] xor scratchpad[X[521..512]][1023..0];
   X[511..0] <= xor_salsa(X[511..0], X[1023..512]);
   X[1023..512] <= xor_salsa(X[1023..512], X[511..0]);

While xor_salsa could be perfectly pipelined, in Spartan6 XC6SLX150 fits only 8 scratchpads.
If BRAMs are not used for bitcoin computations, it is possible to implement LTC mining for XC6SLX150 at about 50 - 100 kh/s per chip with about 80% of slices free.
So single chip can mine both - LTC and BTC using different of its internal resources - BRAMs for LTC and logics for BTC.

What is interesting to note - that scratchpad access could be perfectly pipelined as well, and is 1024-bit wide. That means that imaginable FPGA should have only 6 wires
to transmit out address (6 bits + clock) and get 1024 input wires for scratchpad data.

This means that multiple smaller DRAM chips working in parallel will do best job... Allowing about 500 mega-transfers for low-cost / mid-cost fpga, that is 500 giga-bits per
second or 60 gigabytes per second. Overall cost of DRAM will be about 150 EUR- and of FPGA to handle that about 300 EUR-. If works in fully-pipelined manner it would give
about 500 kh/s mining performance for litecoin application.

Generally performances achieved near the same for litecoin as for decent GPU boards with FPGA, but power consumption would be radically less than for SHA256 bitcoin
mining for example. Power dissipation would be very low. That is only point. Cost to build solution would be higher.

What is more interesting, that there will be no cheap way of ASIC for LTC purpose, as basically most of chip area would be RAM, and there will be no significant edge to produce
RAM for pipelining using say 250-nm or 90-nm tech process. But - building cheap 250-nm chips for computations and to drive DRAM arrays would give significant cost
reduction compared to installing FPGAs. Still - DRAM prices will not go anywhere and best DRAM-based solution would not outperform GPUs or CPUs by orders of magnitude.

Say for Scrypt it is best to pipeline about 32-36 calculations deep, not 1024... That would make xor_salsa calculations and DRAM access performances comparable.

Best on-die solution should contain 1024-bit wide (bus) and 32768-bit tall DRAM block - that will be biggest thing. For example for 90nm - 90nm is smallest feature size, while such single
transistor. Single holding cell with routing area would have size about 0.5 um^2. So overall chip area would be ~16 mm^2 (!) without self-healing features. And computation unit size would
be below 0.2 mm^2 :-)

For 90-nm that still requires $500k initial investments to build masks + investments into design, etc... And you'll get at about $1 per die price for chip that could compute 124 kh/s.
Power consumption will be neglible - about 0.1 - 0.5 W

What is more interesting that 180nm would require ~$150k-$200k initial investments and will lead to $4 / die price (die will be bigger) and about 60 kh/s performance.

And 250-nm would require _much_ less - of about $50k-$80k initial investments and will lead to $8 / die price (die will be very big! 128 mm^2!) with about 40 kh/s performance.

So I would consider 180-nm to 250-nm for LTC ASIC. big die maybe not that bad, as that die can be mounted without packaging easily (11 mm x 11 mm is really big!).

Well - these numbers are very preliminary... I am currently learning into ASIC design, I think I would design scrypt hasher chip as well - 250-nm requires really small amounts of money to start with,
and maybe there's something could be invented as well for speedup - say scrypt accesses memory randomly only in second part of using scratchpad, but when generating it access memory sequentially.
Hmm ... maybe even Litecoin chip would be done before Bitcoin chip, as it seems to be much simpler and uses well-known techniques - less competition :-)

Thanks! Everything is clear now. it is (a) variant - transparent.

Basically bot that trades on spot is nice, as it could be nice feature right in icbit's interface - because providing capital here is like getting guaranteed income from buy/sell spread for such investor. I think that there will be many persons who would like to invest their BTC capital that way.

Well - I think that growing this futures trading huge faces biggest problem of every financial system - BUILDING OF TRUST.... This is long process... However - possibly trading could be done with some kind of zero-trust requirements like bitcoin block-chain itself. Then you could expect significantly faster growth rate.

And even with a trust - there are inherent problem with audit. This is applicable to every exchange today, including mt.gox etc - say you have accumulating account in BTC and maybe in USD... and you have cash flow there... Just because of delays people move money in and move money out - you get positive balance... And then you see
that balance is pretty stable month over month and... you could start investing that balance into different operations (say simply botting orders via mt.gox). At first you did everything right, and system works stable. But - there are little chances that Gox fails and then icbit would fail as well if clients' BTCs were invested in such way. So - if one system (including yours) say guarantee 100% liquidity and no fractional operations, then how others will verify it BEFORE ANY CRISIS OR PAYMENT DELAYS HAPPENS ? If you have/get answer for that then you could grow much faster! As trust would grow faster!

Wish you success!

1. Added 3 BTC to account;

2. Opened 1 SELL contract - system commission 0.005 BTC per 1 contract, it is withdrawn immediately.
   So now balance looks like: 2.995 total (equity) 0.672345 reserved and 2.322655 available.

   Order details:

    Futures BUZ2   -1.5075 (amount) 0.67 (initial margin) 0 -1 (Qty) 6.6333 (Price).

3. In order book I see that one contract disappeared. So as far as I understand the system reflect case (a) - so there should be perfect balance between sellers and buyers of contracts.

4. Looking for p.3 - it seems that actual contract price could vary totally unrelated to spot price

  If so, then what about liquidity ?

  What will happen when MOST will like to open SELL positions ?

  Price for instrument will rise and shoot even higher than spot price ?

  Would that trigger margin calls, even before spot price rised, so overall effect would be value loss (sum of stored
  in separate bitcoin wallet and on icbit account) ?

Please forgive me if I haven't got into details of futures trading good enough. Hope your answers will clarify everything to me + may help you to explain these use-cases better to other ppl.

5. What about margin call ? It will happen over overall icbit balance or only for RESERVED amount (0.67 BTC per order) ?

Thanks.