Hier ganz einfach die Lösung:
https://www.zwilla.de/loesungen/escrow-service/investor-escrow-service-tuev/Macht das, schließt euch mit dem Tüv kurz, dem schenken wir unser vertrauen, du und Yesminer gewinnt unseres und alles ist gut.
Wir lassen die Millionen fließen und alle haben das was Sie wollten.
* Ein super Produkt (wenn es zeitig kommt und so läuft wie versprochen)
* Vertrauen bei Euren Endkunden geschaffen
Was will man mehr.
Edit: "Euch schaden wollen?"
Nein niemals, was wir wollen ist Vertrauen in eine Sache, in ein Produkt, in den Deal, nicht Angst haben um unser Geld,
Hier mal ein Beispiel wie Investoren abgefragt werden.
http://bitcoinbrothers.de/salesDie lassen in 3D FinFet 16nm glaubhaft produzieren und laut TSMC werden die ersten Chips bereits im Q3 2015 geliefert werden und zwar an die early Adaptors, das Tape out für Nvidia und Co. war vor 8 Monaten (lt. TSMC) ebenfalls laut TMSC haben diese lediglich 60 weitere Kunden [3D FinFet 16nm Wafer] für die sie gegen Ende diesen Jahres die ersten Chips liefern werden.
Apple hat eine Dreijahresvertrag mit TSMC abgeschlossen (ich glaube das wirklich)
Quelle:
http://www.notebookcheck.comHier passen etwa 454 DIES drauf, etwa vier haben wir je Chip sind 113 je Wafer, also bei 2500 Maschinen macht das 10.000 Chips sind
nach Adam Riese 10000 / 454 = 22,x Wafer. Jetzt haben wir aber etwa vier Platinen also sind das dann benötigen wir ca. 72 solcher Wafer.
Die Kosten liegen etwa bei 4800 (*1) Dollar je Wafer, sind dann zusammen 4800 * 88 = 422.400 USD + 60% Entwicklungskosten = 675.840
Bei ca. 5000 Cores je Chip (/4 = 1250 Cores je DIE)
Kosten nur für die Chips (DIEs) ohne Design 675.840 / 2500 = 270,x USD Kosten je Machine (rechnen wir mal nur auf 20TH/s Maschinen)
(*1) Quelle:
http://semiengineering.com/finfet-rollout-slower-than-expected/But perhaps the biggest issue is cost. The average IC design cost for a 28nm device is about $30 million, according to Gartner. In comparison, the IC design cost for a mid-range 14nm SoC is about $80 million. “Add an extra 60% (to that cost) if embedded software development and mask costs are included,” Gartner’s Wang said. “A high-end SoC can be double this amount, and a low-end SoC with re-used IP can be half of the amount.”
p.s. 16nm oder 14nm is egal, beides 3DFinFet
Produktion läuft nur schleppend voran:
Quelle:
http://semiengineering.com/finfet-rollout-slower-than-expected/hier noch mehr Problem mit verpassten Zielen:
http://www.dailytech.com/TSMC+Hypes+Its+Upcoming+10+nm+Process+Amid+Struggles+to+Hit+Volume+at+16+nm/article37298.htmTSMC Certifies Synopsys Design Tools for 16-nm FinFET Plus Production (Im April diesen Jahres erst, denn die Design-Software muss zu 1Mio.% zugelassen sein.
http://news.synopsys.com/2015-04-06-TSMC-Certifies-Synopsys-Design-Tools-for-16-nm-FinFET-Plus-Production-and-for-10-nm-Early-Design-StartsEXHIBIT 16: Cost TSMC’s 16nm FinFET
Process node 16nm FinFET
Die size (sqm) 100 80 (20)
Net die per wafer (70% yield) 454
Cost per die (USD) 20.1
Price per die (USD) 31.9
Quelle: Companies; BNP Paribas estimates
http://www.bnppresearch.com/?E=dbbhfkpvtosFazit:
Alles in Allem ist es eine spannende Sache sich mal tiefer mit den Problem der Globalplayer zu beschäftigen, möglich ist es das Chips kommen, nur der Zeitpunkt zu dem die Teile kommen sollen, scheint mir suspekt. Da alle großen Probleme haben mit kolorieren der DIES.
ALTERA selbst hat die FPGAs 14nm um ein Jahr verschoben.
Tip:
Wer selbst einen FPGA basteln will braucht folgendes:
http://www.buyaltera.com/scripts/partsearch.dll?Detail&name=544-1775-ND
http://www.buyaltera.com/scripts/partsearch.dll?Detail&name=544-2725-ND
Software
http://www.buyaltera.com/scripts/partsearch.dll?Detail&name=544-2590-NDUpdate-Service
http://www.buyaltera.com/scripts/partsearch.dll?Detail&name=544-1247-ND
