Насчет Микрона и Ангстрема - Тимур туда лично ходил, если захочет - может впечатлениями поделиться ;-) Но в итоге там не начали делать ;-)
У нас на 90nm без помощи Польши денег-бы хватило ;-)))) но ;-) не судьба чипу похоже производиться в РФ ;-)
Это была фаза как раз, когда Лешек вел переговоры насчет 65nm :-))))
bitfury, не пропадай надолго, народ требует
хлеба и зрелищ новой информации.
Я вообще-то не пиарщик, чтобы хлеб и зрелища выдавать
Но кое-какая информация есть - получил детальные измерения - по пластинам. по статистике - измерения в 9 точках пластины отклонение не особо меньше чем измерения между пластинами по основным параметрам транзисторов I/O и CORE (1.8V и 0.9V). Т.е. идея в том что важна пластина оказалась неверной и чипы можно разрезать/паковать как удобно. Скорее важен номер лота. В лоте отклонения несколько меньше, чем ожидались. Хотя мало данных - получается что по 16 пластинам понять толком ничего нельзя. Надо пластин думаю 200-400 шлепнуть в разных лотах, чтобы со статистикой было понятнее.
По циферкам - для TT (16 пластин):
ION_N (uA/um) 1.8V (W=1um, L = ?? - минимальная 0.18 ? ) - 597 (min = 558, max = 635, stddev = 14)
Vts_N (V) - 0.5049 ( min = 0.45, max = 0.55, stddev = 0.016)
По I/O проблем скорее всего не будет - а вот с внутренним регулятором могут быть, если вариации еще внутри кристалла будут значительные. Т.е. скорее всего будет жить только на внешнем регуляторе. Печалька - но посмотрим все-же живьем.
По ядру - Ion_N (uA/um) 1.0V (W=1um, L=0.06) - 906 (max = 1031, min = 823, stddev = 39)
Vts_N(V) - 0.21 (max=0.25, min=0.14, stddev = 0.02)
Ion_P (uA/um) - 448 (max=533,min=399,stdev=21)
Low-vth транзисторы сильно текут - закрытый транзистор - это в лучшем случае 4% в худшем 20% от тока через открытый - т.е. даже без клока чип будет кушать и кушать
Правда на пониженном напряжении утечка уменьшается - так что наврят-ли будет приятно запускать их на 1.0V
Разброс лучше чем ожидался по моделям в пределах лота.
Далее - самый интересный момент - это скорость - на нее влияет Ion и Vt. грубо в первом приближении - I(V) = (V-Vts_N)*Ion_N/(1.0-Vts_N) - вот так, справедлива более-менее, когда V > 0.45 - 0.5V в нашем случае (V > Vts_N*2).
В CMOS-логике скорость работы по сути определяется скоростью перехода 0->1 и наоборот. Формула соответственно I = C * dV/dt ==> dt = C * dV / I ==> dV в нашем случае от 0 до V ==> dt = C * V / I --- соответственно задержка обратно-пропорциональна величине тока.
Выводы:
1. Ну, собственно, что и считать - самое главное - если чип заработает - то пари похоже я выиграл, а это самая главная практическая польза от циферок - поставим 0.5 V :-)))) и покажем существенно лучше чем 1 W / Gh/s :-) Это самый полезный вывод. Надо теперь троллятину туда носом натыкать, чтобы они все-же поставили на "Нет" и отчитались о своей тяжелой работе
))))) Вдруг им повезет - кто знает ? ;-)
http://bitbet.us/bet/450/bitfurys-asic-will-work-with-power-1/вот ссылка - на всякий случай
2. Отклонения меньше, чем те которые моделировались ==> ожидание что действительно будет работать как надо, если конечно не будет артефактов с клоком и питанием - это скоро увидим. Если будут, то можно или клок сильно растерять или вообще полный факап.
3. Чипы можно резать хоть поштучно, но - +- 10% в пределах одного лота железобетонно только от Ion.... А с учетом вариаций паразитных емкостей думаю будет все +- 20-25%. Вот тут возникает вопрос - к примеру как продать один чип :-) Если у него может быть совсем различные данные! Ну и выход годных тоже еще не известен.
4. Видно, что есть резервы, но скорее не для оверклокинга, а для индивидуального тюнинга в виде подгонки тока транзисторов под рабочее напряжение - однако это пожалуй только для одиночно изготавливаемых самодельных девайсов, или у любителей паяльника. Хотя быть может мы этот момент улучшим и соберем для линии в дальнейшем измерительный участок, чтобы чип становился на свое наилучшее напряжение.
5. Я ушел изучать анализатор спектра и тренироваться снимать S-параметры с живых девайсов а не spice-моделей :-) Тут похоже только ждать чипа.
